英特尔已经发布了两个有关其芯片设计和制造工艺的视频，这些视频不仅让我们了解到该公司的生产工艺，而且还可以了解其有问题的10nm工艺。
英特尔对10纳米制程的困扰有据可查。由于其最新节点的批量生产延迟，该公司的长期路线图遭受了几乎无法估量的损失，甚至最近还引用了它并没有期望与竞争对手达到同等水平(最有可能涉及第三方)晶圆代工厂台积电(TSMC)，直到2021年底发布其7nm工艺。
处理器设计的世界充满了技术挑战，漫长的设计周期也成问题：从设计阶段到最终生产可能要花费四年的时间。就像一位工程师曾经打趣的那样，设计芯片就像玩俄罗斯轮盘赌，等了四年，看看你是否全神贯注。但这并没有阻止英特尔为其10纳米工艺追求大胆的目标。英特尔在开始10纳米设计时大举赌注，其目标是将2.7倍的密度提高，从而避免了标准的双代密度。该公司后来将这个目标作为其努力解决10nm难题的关键原因，这在很大程度上是因为密度目标需要几种导致延迟的新技术。我们可以在下面的视频中看到一些潜在的失误。
该视频涵盖了从沙子到硅的制造过程，尽管所有这些都值得一看，但深入了解英特尔晶体管技术的时间大约是视频中的1:50。该公司在这里详细介绍了FinFET晶体管技术，并概述了构建单个晶体管(超过1000个)所需的惊人步骤。然而，这些光刻，蚀刻，沉积和其他步骤被应用到具有多个裸片的整个晶片，每个裸片都具有数十亿个晶体管。
英特尔在视频中以3:10详细介绍了其有源栅极(COAG)技术的接触方式。这项技术可以在栅极上建立晶体管的接触部分，而不是像英特尔过去那样从晶体管的末端延伸出来。这减少了晶体管消耗的总面积，从而提高了密度(更多细节请参见WikiChip)。有传言称，英特尔已从其10纳米制程的较新版本中更改或什至删除(不太可能)其COAG功能。设计的这一部分很关键，因为它有助于决定以14纳米工艺每秒以超过50亿个周期的速度开关的晶体管的性能，但是，以10纳米工艺每秒的开和关速度却大大降低。
该视频还使我们瞥见了令人眼花-乱的互连网络存在于芯片上。这些细小的导线将惊人的小晶体管连接在一起，以促进通信，并堆叠在复杂的3D群集中。但是，这些小导线可能仅仅是原子粗的，这可能导致故障诱导的电迁移。较小的晶体管需要较细的导线，但这也会导致电阻增加，从而需要更多的电流来驱动信号，这使事情变得复杂。为了应对这一挑战，英特尔从铜线转向了钴。英特尔使用这种材料来制作更细的电线(即使它具有更高的电阻率)，因为不需要在每根电线周围包裹太多的绝缘材料，但是该公司仅在3D互连网的最低层使用它。但是，改用钴是另一种挑战，有传言称这是英特尔公司的根源。
英特尔已透露，它已对10nm工艺进行了大修，以解决未指定的问题，但我们可能永远不会知道这些变化的全部范围。然而，归根结底，经济的生产才是成功与否的真正衡量标准，并且通常由成品率(即每个晶圆收获多少功能芯片)来衡量。英特尔一直在这一领域苦苦挣扎，甚至到2021年，它自己的预测都无法在工艺节点上达到同等水平。与此同时，该公司正在寻求不完全取决于工艺领导力的新技术，例如EMIB和Foveros。，并计划采用新的基于Chiplet的架构。我们还期望英特尔将继续致力于使其跨节点移植的体系结构可以抵御潜在的未来失误带来的打击。
但是，英特尔的主要挑战者AMD还专注于下一代封装和结构，以扩展其自身基于小芯片的架构，因此竞争将十分激烈。同时，多个基于ARM的服务器芯片现在也将从台积电的节点中受益，这将威胁到进一步的利润侵蚀，并使英特尔有能力遵守Ice Lake芯片的2020年下半年计划。